Parongpong, 24 November 2007

Saat men-synthesis desain baik kadalam device ASIC maupun FPGA terkadang kita temui error atau warning yang tidak d

idapatkan ketika proses simulasi dan verifikasi baik di ModelSim, VCS, ataupun tool RTL simulation lainnya. Hal ini dikarenakan tool RTL simulation hanya menggunakan library verilog IEEE sebagai rujukan, sedangkan pada target device keadaanya adalah kasuistik tergantung devicenya itu sendiri. Hal ini menjadi botle-neck ketika desainer belum berpengalaman pada target device tersebut (saat synthesis muncul banyak error), mengingat proses synthesis memakan waktu yang cukup lama.

Synopsys menyediakan tools khusus untuk mengatasi masalah ini: LEDA. Tools ini mampu menge-check code RTL (verilog atau VHDL) berdasarkan library dari target device yang akan kita pakai (misalnya Xilinx, Altera, TSMC, MOSIS), yaitu dengan cara meng-include-kan file library *.db

Untuk memulai menggunakan LEDA, berikut adalah tutorial singkatnya, semoga bermanfaat.

1. Setting environtment Synopsys-nya terlebih dahulu.

  yayan@aquila:~> source /usr/local/CAD/Synopsys/setting_aquila.sh

2. Buat folder kerja LEDA, lalu buat script TCL-nya.

  yayan@aquila:~/wimax/trunks/phy/verilog/leda/receiver> emacs receiver_leda.tcl &

Berikut contohscript TCL-nya mulai dari (#include):

  #include file or library path

  set search_path "../../integrated \

                   ../../inc \"

  #verilog file compile

  read_verilog ../../../../phy/verilog/integrated/receiverTop.v

  #top level module

  current_design -work receiverTop

  #you can select or deselect rules here, format:

  #rule_deselect/rule_select –policy [policy_name] –rule [rule_name]

  rule_deselect –policy DC –rule DCHDL_115

  #check syntax

  check

  #log file dumped into ./leda-logs/checker.log

  report   #quit leda shell      #quit

Deskripsi rules dapat dilihat di $/leda/Z200709/doc/user.pdf pada section C Leda Prebuilt Configuration (terdapat tabel nama rule, policy-nya, dan deskripsinya). Deskripsi warning atau error saat compilation atau elaboration dapat dilihat pada section E Error And Warning Message List. Beberapa message bisa dihilangkan jika tidak dibutuhkan (lihat Deselecteble Messages pada Section E) tambahkan script berikut pada TCL.

rule_deselect –rule [label]

3. Jalankan script TCL-nya.

yayan@aquila:~/wimax/trunks/phy/verilog/leda/receiver> leda +tcl_file receiver_leda.tcl

4. Selamat mencoba (ya2n).

2.

Emacs adalah salah satu editor berbasis unix yang paling baik. Salah satu kelebihannya adalah indenting yang teratur dan kemampuan untuk bisa dikonfigurasi sendiri, seperti aplikasi berbasis unix pada umumnya. Dengan kemampuan tersebut, RTL engineer bisa membuat code (VHDL maupun Verilog) yang lebih teratur dan cepat. Untuk memasang library Verilog di emacs ikuti langkah-langkah berikut.

1. Buat direktori elisp pada direktori home.

yayan@aquila:~> mkdir /home/yayan/elisp

2. Copy file verilog-mode.el pada direktori tersebut (file verilog-mode.el dapat didownload disini).

yayan@aquila:~> cp verilog-mode.el /home/yayan/elisp/verilog-mode.el

3. Buka dan edit file .emacs yang ada di directory home (jangan lupa mengaktifkan xwindows untuk menjalankan emacs di windows).

yayan@aquila:~> emacs /home/yayan/.emacs &

4. Tambahkan baris-baris berikut pada file .emacs, mulai dari (defun).

(defun prepend-path ( my-path )
(setq load-path (cons (expand-file-name my-path) load-path)))

(defun append-path ( my-path )
(setq load-path (append load-path (list (expand-file-name my-path)))))
;; Look first in the directory ~/elisp for elisp files
(prepend-path “~/elisp”)
;; Load verilog mode only when needed
(autoload ‘verilog-mode “verilog-mode” “Verilog mode” t )
;; Any files that end in .v should be in verilog mode
(setq auto-mode-alist (cons ‘(”\\.v\\’” . verilog-mode) auto-mode-alist))
;; Any files in verilog mode should have their keywords colorized
(add-hook ‘verilog-mode-hook ‘(lambda () (font-lock-mode 1)))
5. Setelah selesai, save file tersebut lalu coba run kembali emacs, buat file verilog baru (jangan lupa aktifkan xwindows-nya). Maka akan terlihat emacs dengan tambahan fitur verilog seperti terlihat pada gambar diatas.

yayan@aquila:~> emacs test.v &

6. Untuk mengkonfigurasi, edit file verilog-mode.el yang tadi telah dicopy. Misalnya untuk mengkonfigurasi hot-key, edit bagian keymap. Dibawah ini adalah contoh keymap untuk memanggil fungsi always dalam verilog dengan hotkey Ctrl+c+t a, dimulai dari (defvar).

(defvar verilog-template-map nil “Keymap used in Verilog mode for smart template operations.”)

(let ((verilog-mp (make-sparse-keymap)))
(define-key verilog-mp “a” ‘verilog-sk-always)
(setq verilog-template-map verilog-mp))
(define-key verilog-mode-map “\C-c\C-t” verilog-template-map)
Selamat mencoba (ya2n)